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發(fā)布成功
fft/ifft 變換的verilog 實(shí)現(xiàn)
源碼及testbench
要求:
1)點(diǎn)數(shù)支持16點(diǎn)~8192點(diǎn)可配置
2)位寬12bit~18bit 可定義;
3) testbench 支持 iff+fft 背靠背仿真(modelsim)
4) 支持xilinx及altera fpga
1、我愛方案網(wǎng)是會(huì)員制服務(wù),服務(wù)商通過競(jìng)標(biāo)后即可聯(lián)系雇主;
2、項(xiàng)目預(yù)算與報(bào)價(jià)不代表最終成交價(jià)格,成交價(jià)以雙方協(xié)商為準(zhǔn);
3、平臺(tái)提供設(shè)計(jì)項(xiàng)目對(duì)接服務(wù),希望促成高效合作,對(duì)交易雙方不收取傭金,謝謝留意!